形成晶格调谐的半导体衬底

1、一种形成晶格调谐的半导体衬底的方法，包括： (a)在Si晶片表面上外延地生长第一缓变SiGe层，该第一缓变SiGe层的Ge组分率在层中由最小值增加到第一级； (b)在第一缓变SiGe层的顶部上外延地生长第一均匀SiGe层，第一均匀SiGe层的Ge组分率在层中恒定不变地处在所述第一级上； (c)在升高后处于500到1200℃范围内的温度下对至少第一缓变SiGe层进行退火，以便完全减轻SiGe层中的应变；以及 (d)在退火步骤(c)之后，在第一均匀SiGe层的顶部上外延地生长第二缓变SiGe层，第二缓变SiGe层具有的Ge组分率在层中由所述第一级增加到大于所述第一级的第二级。
2、 根据权利要求1所述的方法，进一步包括：在第二緩变SiGe层顶部上 外延地生长第二均匀SiGe层，第二均勻SiGe层具有的Ge组分率在层中恒定 不变地处在所述第二级上。
3、 根据权利要求2所述的方法，进一步包括：更多緩变和均匀SiGe层外 延地生长在第二均匀SiGe层的顶部上，其中緩变和均匀SiGe层是交替的，更 多緩变和均匀SiGe层具有的Ge组分率在该或每个緩变SiGe层中从前一均匀 SiGe层的级别增加到增加后级别。
4、 根据权利要求2或3所述的方法，其中在所述第二和更多均匀SiGe层 中的至少一个外延生长之后，执行升高后处于500到120(TC的范围内的温度下 的另一退火步骤。
5、 根据权利要求3所述的方法，其中每个所述的外延生长步骤在350到 1000 °C范围的温度下进^"。
6、 根据权利要求4所述的方法，其中每个所述的外延生长步骤在350到 1000 °C范围的温度下进行。
7、 根据权利要求1所述的方法，其中通过分子束外延MBE进行所述外延生长步骤。
8、 根据权利要求1所述的方法，其中通过化学汽相淀积CVD进行所述外 延地生长步骤。
9、 根据权利要求1所述的方法，其中通过添加一个或多个表面活性物质降低了至少一些緩变和均匀SiGe层的表面粗糙度。
10、 根据权利要求1所述的方法，其中刚好在生长至少一个所述緩变SiGe 层之前生长含有高密度点缺陷的薄层。
11、 根据权利要求1所述的方法，进一步包括在緩变和均匀SiGe层的顶部 上生长在其中形成有一个或多个半导体器件的应变Si层的步骤。
12、 一种根据以上任何一个权利要求所述的方法形成的晶格调谐半导体衬底。
13、 根据权利要求12所述的晶格调谐的半导体衬底，结合了在其中形成有 一个或多个半导体器件的应变Si层。

形成晶格调谐的半导体衬底\n技术领域\n本发明涉及晶格调谐半导体衬底的制造，特别但并非绝对地涉及应力详奪\n放（relaxed) SiGe "虚拟（virtual)衬底，，的制造，该虚拟衬底适合于生长 应变的硅或硅/锗（SiGe)激活层和未应变的III-V半导体激活层，在这些激 活层内可以构造如金属氧化物半导体场效应晶体管（MOSFET)这样的有源 半导体器件。\n背景技术\n现已公知，通过置于Si晶片和Si层之间的应力释放SiGe緩冲层，在 Si晶片上外延地生长应变的Si层，以在应变的Si层内构造如MOSFET这冲羊 的半导体器件，以便提高半导体器件的性能。提供所述緩冲层以便相对于下 层Si衬底的晶格间距来说增加晶格间距，该緩冲层通常被称为虛拟衬底。\n现已公知，在硅衬底上外延地生长硅和锗（SiGe)合金以形成緩冲层。 由于SiGe的晶格间距大于Si通常的晶格间距，如果緩冲层允许应力释放， 通过提供这种緩冲层使晶格间距获得了所希望的增加。\n应力释放緩冲层为了减轻应变，不可避免地会引起在緩冲层中产生位 错。这些位错通常从下层的表面开始形成半环，该半环在应变的界面扩展形 成长位错。然而，如此延伸而穿过了緩冲层深度的螺旋位错的产生对衬底的 质量是有害的，这种位错将产生不平整的表面并且导致在有源半导体器件内 的电子散射。而且，由于许多位错需要減轻SiGe层中的应变，这种位错不 可避免地相互影响，引起螺旋位错的销栓。此外为了进一步的应力释放，需 要更多的位错，这将导致更高密度的螺旋位错。\n如在专利US5442205、 US5221413、 WO98/00857和JP6-252046中所公开的制造这种緩沖层的已知技术，引起层中的Ge成分线性地緩变，以便使\n应变的界面能够分散在緩变区域内。这意味着这种形式的位错也将分散在緩\n变区域内，因此不太容易相互作用。然而，这种技术存在以下问题：位错的 主要源是多种机制，其中许多位错产生自相同的源，这寻致通常在相同的原 子滑动面上，位错聚集成组。来自这些位错组的应变场使虛拟衬底表面具有 大的波动，这即对虚拟衬底的质量很有害又更容易招致螺旋位错。\nUSM02/0017642A1介绍了一项技术，在该技术中緩沖层由多个包括有 緩变SiGe层的交替叠层结构构成，緩变SiGe层中所具有的Ge组分率从其 所形成于其上的材枓的Ge组分率逐渐增加到一个增加后的级別，位于緩变 SiGe层顶部上的均匀SiGe层即具有增加后级别的Ge组分率，该增加后级 别的Ge组分率始终在层中保持足够的恒定。这种的交替緩变和均匀SiGe 层的提供，使緩冲层中Ge组分率阶梯状变化，进而使位错在界面的横向扩 散变得更容易，因此不太可能发生螺旋位错，从而易于提供更小的表面粗糙 度。然而，该技术为了得到满意的性能，需要提供较厚、精细地緩变的交替 层，但即使这样由于螺旋位错的堆积仍然会使性能降低。\n发明内容\n本发明的目的是提供一种形成晶格调谐半导体衬底的方法，相对于已知 的技术通过降低螺旋位错的密度增强了性能。\n基于本发明提供了 一种形成晶格调谐半导体衬底的方法，包括：\n(a) 在Si晶片表面上外延地生长第一緩变SiGe层，第一緩变SiGe层 具有的Ge组分率在层中由最小值增加到第 一级；\n(b) 在第一緩变SiGe层的顶部上外延生长第一均匀SiGe层，第一均 匀SiGe层具有的Ge组分率在层中始终充分地保持在所述笫一级；\n(c) 第一緩变SiGe层退火至少至升高后的温度，以便充分完全地解除 SiGe层中的应变；以及\n(d) 在第一均匀SiGe层顶部上外延生长第二緩变SiGe层，第二緩变SiGe层具有的Ge组分率在层中由所述第一级增加到大于第一级的第二级。 这种技术能够制备具有每平方厘米小于106位错的高质量的SiGe虚拟 衬底，这一效果是由于退火步骤应力释放了至少 一 系列交替的緩变和均匀 SiGe层的下层（应变的解除是由于在不同晶格间距下面的Si层上緩变SiGe 层生长的结果）。这种应力释放进而趋于限制了相同的原子平面上位错的聚 积程度，特别是趋于避免位错和螺旋位错的产生之间的相互作用，其中螺旋 位错的发生是随着交替的緩变和均勻SiGe层彼此被相互堆积在另一个之 上。由此对于给定的最终Ge组分，更薄的虛拟衬底可以被制备出来，并且 螺旋位错密度和表面起伏显著地减少。这样可得到更优异而且功率更容易耗 散的虛拟衬底。虚拟衬底的表面粗糙度的降低使以后的进一步处理更加简 化，这是由于表面抛光的工作可以减少或省略，由表面不平整造成的清晰度\n(definition)损耗可以减小。\n所述退火步骤可以在生长最下部的緩变层或在生长最下部的緩变和均 匀层之后进行，或者在生长每个緩变层或在生长每对緩变和均匀层之后进 行，并且在350到120(TC范围内的升高后的温度下进行退火步骤，在350 到1 OO(TC范围内的温度下进行每个外延地生长步骤。\n所述外延地生长步骤可以通过分子束外延（MBE )或通过化学汽相淀积\n(CVD)进行。\n附图说明\n为了更彻底理解本发明，可参考附图，其中：\n图1示出了在形成应变Si衬底的现有技术中使用的緩冲层中位错堆积 效应的"^兌明示意图；\n图2示出了本发明方法中提供的交替的緩变和均匀SiGe层上Ge比率变 化，以及在该方法中使用的典型生长和退火温度的曲线；以及\n图3示出了在图2的方法中产生位错的说明示意图。具体实施方式\n下面的说明主要涉及在下面的Si村底上，通过在两者之间插入SiGe緩 冲层，形成虚拟晶格调谐Si衬底。然而应该理解本发明也适用于制备其它 类型的晶格调谐半导体衬底，包括在允许III-V与硅结合的终止于完全应力 释放的Ge处的衬底。根据本发明还可以在外延生长工艺中引入一个或多个 表面活性剂，例如锑，以便通过减小表面能量制备更光滑的虛拟衬底表面和 更低密度的螺旋位错。\n图1示出了利用现有技术产生的虚拟Si衬底10的结构，其中緩变的 SiGe緩冲层12介于下面的Si衬底14和恒定组分SiGe层16之间。此种情 况下，经常通过化学汽相淀积（CVD)在衬底14的表面上外延生长SiGe 緩沖层12,在淀积工艺期间汽相的Ge比率x增加，以便緩冲层12上Ge 的组分率由与衬底14界面处基本上为零的数值逐渐线性地增加到恒定组分 SiGe层16界面处的需要值（例如50%)。恒定组分的SiGe层16提供了在 其上可以随后生长用于构造需要的半导体器件的应变Si层或任何其它所需 层的表面。这种贯串层中整个深度上G e组分率的緩变导致淀积期间形成的 位错分散在緩变区域上，因此相对于在浓度密集的区域中形成位错的情况， 不容易相互影响。\n然而，在涉及的低应变处，存在出自相同的源产生多个种位错的趋势， 结果在共同的原子滑动面20上产生了多组位错18,来自这些组位错的应变 场可以导致延伸于緩冲层12的整个深度上的螺旋位错和大的表面波动22。\n为了减少由上述技术引起的堆积位错的程度，本发明方法在Si衬底34 和恒定组分SiGe层36之间提供了緩冲层32,包括交替緩变SiGe层38和 均匀SiGe层40，如图3中所示。在淀积每个緩变的SiGe层38期间，Ge 的比率x由对应于前一层的Ge组分率的值线性增加到对应于下一层的Ge 组分率的值。而且，每个均匀SiGe层40淀积期间，Ge比率x保持不变， 因此在緩冲层的整个深度，Ge比率x以台阶形方式改变，如图2中的曲线所示。\n在每对緩变和均匀SiGe层38和40淀积之后，停止提供Si和Ge,在 比已完成的各层淀积温度都高的升高后温度下对晶片进行退火。这在图2中 曲线的上部中被示出，右边的刻度表示本方法中使用的生长和退火温度。图 中可以看出在700。C的温度下淀积初始緩变和均匀SiGe层，随后在卯0。C的 温度下进行退火步骤。在接着的更低温度下淀积緩变和均匀的SiGe层，之 后是接着的更低温度的退火步骤。\n在该技术中，通过图3中42所示的位错堆积，允许每个緩变SiGe层应 力释放，但是均匀SiGe层40防止了位错堆积延伸到緩变SiGe层38之外。 而且，在原处进行的每个随后的退火步骤确保了先前施加的多產变和均匀SiGe 层38和40完全应力释放，并且无论这些层的相对厚度是多少。因此，每次 退火步骤之后，緩变和均匀SiGe层38和40的生长可以随后进行，不受以 前层多种的位错机制影响。因此在连续的各层对38和40内基本上独立地产 生位错，位错相对较均匀地分布，并且这种位错仅产生小面积的波动40。 而且，螺旋位错的密度显著降低，因此通过减少可能导致有源器件中电子散 射和电子移动速度降低的原子晶格的断裂现象，增强了虚拟衬底的性能。\n应该指出通过本发明上述技术制备的具有更优性能的虚拟衬底，可以通 过使用较薄通常为200nm厚度的緩变和均匀SiGe层获得。随着Ge组分率 的增加，生长温度和退火温度降低，由此维持了 2D生长并降低了表面粗糙 度。\n实例\n为了说明，下面详细介绍本发明方法的一个例子。应该理解本发明并不 限于以下所给参数的特定组合。\n为了在（001)晶向4英寸（约IO厘米）的Si衬底上制造具有50%Ge 比率的虚拟SiGe衬底，使用了 VG半导体V90固体源分子束外延系统 (SS-MBE),这种系统的生长速率通常为每秒0.5-1.0A(虽然每秒0.1-10A的生长速率也是可以实现的）。首先在改性的RCA腐蚀剂中清洗衬底，之\n后用2%的氢氟化物浸泡，并在890。C下原处解除吸附20分钟。利用Si源， 随着生长温度由86(TC降低到700'C,在衬底上外延地生长100nm的Si层， 在200nm的緩变SiGe层生长期间，附加有组分率由0%线性增加到10%的 Ge源。通过Ge组分率保持在10%,在緩变SiGe层顶部上生长200nm均匀 SiGe层。通过关闭源，则SiGe终止生长，并将衬底温度升高到910。C保持 30分钟，以进行各层的退火。\n该退火步骤之后，温度降低到700°C，利用SiGe源重新开始外延地生 长以产生200nm的线性緩变SiGe层，随着温度由700。C线性降低到650°C ， 该SiGe层在其厚度范围内具有的Ge组分率由10%变化为20%。随后在650 。C的恒定温度下生长200nm厚度具有20%的Ge组分率的另一均匀SiGe层。 再次终止生长，并在860。C的温度下进行30分钟的另一退火步骤。\n这种降低温度的同时在緩变SiGe层中线性地緩变Ge,在恒定的温度下 提供均匀SiGe层，随后30分钟原处的退火步骤的工序被多次重复直到达到 50%的Ge组分率。下面的表中总结了图2中曲线所示完整方法的各个步骤。 应该可以看出该方法包括有淀积五个分离的緩变S i G e层以及五个分禹的均 匀SiGe层，随后五个分别的退火步骤以制备50Q/。的SiGe衬底。\n具体的生长技术规格\n生长所使用的设备是VG半导体V90固体源分子束外延系统 (SS-MBE)。该系统中的生长速率通常为每秒0.5-1.0埃，尽管也可以实现 0.1-10埃。\n首先在改性的RCA腐蚀剂中清洗（001 )晶向的4"硅衬底，之后用2%HF 浸泡，在89(TC下原处解除吸附20分钟（对于硅晶片这是相当典型的清洁 工序）。温度降低的同时生长100nm的Si,以便可以无中断地开始生长虚 拟衬底。 一旦温度达到700。C,锗比率在整个的200nm上线性增加到10%。 然后生长具有10%恒定组分的200nm层。随着衬底温度升高到910。C保持30分钟，SiGe的生长终止。退火之后，温度回降到70(TC的生长温度。生 长重新开始，并且随着温度由700。C线性降低到650°C,在整个200nm内生 长从10%到20%线性緩变的组分。在65(TC的恒定生长温度下，整个200nm 内生长20。/。Ge的下一层。再次终止生长，温度增加到86(TC下退火30分钟。 这种降低温度的同时线性地緩变Ge，在恒定的温度下生长均匀组分层，之 后接30分钟的原处退火步骤的工序多次重复直到达到50°/。的Ge组分率。 在表1中以及下面的图中总结了这些技术规格。table see original document page 10\n表 1\n在上述例子中，每个緩变和均匀SiGe层均具有仅约200nm的厚度，得 到的緩冲层总厚度仅约2pm。其优势既是由于制备较薄的层更经济，更主要 的是由于假定SiGe与Si相比不是良好的导热体的情况下，优化了生长于虛拟衬底顶部上的器件层和下面Si衬底之间的热耦合。提供较薄的虛拟衬底 的另 一优势在于虚拟衬底仅覆盖了芯片的选择部分，在结合有虚拟衬底的区 域与芯片上其它区域之间，只需提供使处理更加简单的，如教金属操作等的 较小的步骤。这表明与现有的虛拟衬底相比有显著的提高。\n应该理解在本发明的范围内上述方法可以有多种变化。例如，可以改变\nSiGe层的厚度，由此则层越薄则更多地来自于下面的Si衬底，优选使每对 緩变和均匀层都比其以前的层对薄。同样所有或部分层的厚度可以大于或小 于200nm,例如在50-1000nm的范围内，优选在150-250nm的范围内。緩 变和均匀SiGe层的数量可以改变，例如可以在4到15个层对的范围内，各 层内的緩变也可以在整个Ge组分范围内。均匀和緩变层的组分也可以改变， 例如通过加入一种或多种表面活性物质，例如锑或原子氬，以便降低表面相— 糙度，和/或以线性地提供方式以外的其它提供最初和最终组分率的方式， 改变緩变层中Ge的组分率。而且，可以在生长部分或所有緩变层之前先生 长含有高密度点缺陷的薄层，以便促进应力释放。可以通过在例如100到 400。C低温下的外延地生长，或者通过在生长緩变层之前的离子注入来制备 这种层。\n也可以〗吏用其它不同的外延生长工艺，例如气体源MBE工艺或CVD 工艺的任何变形（例如，低压、等离子体增强的CVD、常压CVD和超高压 CVD)。如果使用低压CVD,那么优选在每个退火步骤期间维持氢气氛。 也可以在方法中限制提供退火步骤的次数，例如，在生长第一緩变和均匀 SiGe层之后提供仅一次退火步骤，或者在生长低层的SiGe层之后提供两次 或多次退火步骤。这些退火步骤有助于在更容易于发生位错间相互作用的低 层中，使位错成核，这在高层中可能不需要。提供有多个退火步骤的情况中， 相对于之前的退火步骤，在随后的步骤中退火时间将减少。而且，虚拟衬底 可以外延地生长在成图案的硅晶片上或者具有成图案的氧化层的晶片上，从 而生长仅发生在选择的区域中。因此举例来说，这种构造技术可以用于在需要增强电路功能的芯片的 一个或多个选定区域中制备虚拟付底（对于系统集 成芯片可能需要）。\n本发明的方法可以广泛地适用，包括提供用于生长应变或应力释放的\nSi、 Ge或SiGe层的虚拟衬底，用于制造如双极结型晶体管（BJT)、场效\n应晶体管（FET)和谐振遂道二极管（RTD)的器件，以及用于CMOS技术\n高速数字接口的III-V半导体层，以及光电应用，包括发光二极管（LED) 和半导体激光器。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
1	CN1336684A	2002-02-20	2001-08-01	半导体衬底、场效应晶体管、锗化硅层形成方法及其制造方法失效专利	三菱麻铁里亚尔株式会社;三菱麻铁里亚尔硅材料株式会社
2	US5891769A	暂无	1998-02-27	Method for forming a semiconductor device having a heteroepitaxial layer失效专利	Hang Ming Liaw;Curtis Lee Burt;Stella Q. Hong;Clifford P. Stein

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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