一种基于AXI总线协议的OSD控制显示方法及装置

1.一种基于AXI总线协议的OSD控制显示方法，其特征在于，包括：当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，根据需要OSD的输入源，利用OSD写入FIFO将OSD源与DDR2的两个时钟域分割，采用精简的AXI总线协议将OSD数据存入DDR2；当需要显示OSD图像时，利用OSD读出FIFO将OSD数据由DDR2读取出来进行双线性缩放，经过缩放处理之后的OSD数据采用带有双透明度的叠加方式与视频进行叠加并输出，OSD数据与视频叠加的具体方法为：设视频信号用vid_in表示，OSD信号用osd_in，逐点透明度用alpha_P(0～255)表示，全局透明度用ALPHA_G(0～255)表示，中间混合结果为mix_mid，最终混合后的信号为mix_out，则表示为：
2.根据权利要求1所述的基于AXI总线协议的OSD控制显示方法，其特征在于，OSD写入FIFO使用OSD源提供的行有效信号来控制OSD数据写入DDR2的相对地址，从而进行以行为单位来修改OSD内容，同时将OSD数据拼凑成每4个点或者8个点作为一组数据的方法进行存储以节约读取速度及存储空间。
3.根据权利要求1所述的基于AXI总线协议的OSD控制显示方法，其特征在于，所述精简的AXI总线控制协议为：剔除其中复杂的握手信号，在写入操作中保留AWVALID、AWREADY、WVALID、WREADY、BVALID和BREADY，在读取操作中保留ARVALID、ARREADY、RVALID和RREADY；对于精简掉的信号设置为常量。
4.根据权利要求1所述的基于AXI总线协议的OSD控制显示方法，其特征在于，对于OSD的缩放采用双线性插值算法，在此操作过程中将OSD的逐点透明度与OSD数据一并进行缩放处理，使缩放过后的OSD数据具有相对于缩放前合理的逐点透明度权值。
5.一种实现权利要求1所述方法的装置，其特征在于，通过采用Verilog-HDL硬件描述语言实现，从而映射成为实体电路得到本装置，具体包括内部MCU、外部CPU、外部OSD数据流通道、OSD写入模块、AXI总线控制器、DDR2数据存储器、OSD读出模块、OSD缩放模块和OSD视频叠加模块；当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，首先经过OSD数据通道选择MUX来根据需要选择不同通道的OSD数据，再将OSD数据送入OSD写入模块，通过AXI总线控制模块写入DDR2数据存储器；当需要将OSD数据进行显示时，OSD读出模块通过AXI总线控制器从DDR2数据存储器中将OSD数据读取出来，送入OSD缩放模块进行缩放处理，处理后再将数据送给OSD视频叠加模块进行OSD数据与视频的叠加，最后进行输出。
6.根据权利要求5所述的装置，其特征在于，所述OSD写入模块采用FIFO及高速缓存的方式进行跨时钟域的处理，OSD数据首先存入FIFO，使用计数器将数据组合成每4个一组以适应DDR2存贮器的位宽。
7.根据权利要求5所述的装置，其特征在于，OSD存储地址使用计数器来产生，清零信号与OSD数据源的场有效信号相连，高位的进位信号与OSD数据源的行有效信号相连。

一种基于AXI总线协议的OSD控制显示方法及装置\n技术领域\n[0001] 本发明属于数字电视、数字视频图像处理与显示技术领域，涉及AXI总线控制、OSD数据存储、图像缩放及视频叠加，尤其是一种基于AXI总线协议的OSD控制显示方法及装置，从而实现OSD与视频图像的多种显示方式，以达到更加美观的目的。\n背景技术\n[0002] OSD（On Screen Display）即在显示屏幕上的指定区域以一定的方式显示指定的图像、符号或字符。近年来，随着数字视频技术在家电、监控系统、手持设备等在诸多领域的应用，各类先进的算法应用于视频处理芯片，向消费者提供了更加清晰流畅的画面，OSD的显示技术也成为了不可或缺的部分。同时，为了满足人们越来越高的视觉需求，用于人机交互的OSD显示技术便成为了各视频处理芯片厂商的研究重点。OSD显示技术能够为用户提供友好的人机对话的界面，能够使用户得到更加便捷的操作体验，同时也获得更多的附加信息。\n[0003] 目前市场上所见的OSD显示设备相对比较独立，针对不同的OSD源需要采用不同的OSD芯片，兼容性不足；同时还需要挂载外部OSD存储器，成本较高；目前专用OSD芯片只采用单一透明度阈值，修改OSD图像时需要重新写入整幅OSD图像，而对于OSD缩放多采用单一的水平或者垂直缩放，灵活性欠佳。\n发明内容\n[0004] 本发明的目的在于克服上述现有技术的缺点，提供一种基于AXI总线协议的OSD控制显示方法及装置，其通过精简AXI总线协议与DDR2存储器交互来实现可配置OSD控制显示的新方法及设备，使得OSD可共享视频缓存从而省去了外部挂载DRAM，同时针对不同尺寸的显示设备，该新方法可实现任意比例的缩放并任意位置，由于新增加了一路逐点透明度通道和全局透明度，使得该OSD显示能够呈现多种立体的显示效果，同时，为了该方法及设备的普遍适用性，提供了3种OSD源的输入方式，从而大大提高了灵活性。\n[0005] 本发明的目的是通过以下技术方案来解决的：\n[0006] 这种基于AXI总线协议的OSD控制显示方法，包括：当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，根据需要OSD的输入源，利用OSD写入FIFO将OSD源与DDR2的两个时钟域分割，采用精简的AXI总线协议将OSD数据存入DDR2；当需要显示OSD图像时，利用OSD读出FIFO将OSD数据由DDR2读取出来进行双线性缩放，经过缩放处理之后的OSD数据采用带有双透明度的叠加方式与视频进行叠加并输出。\n[0007] 进一步，OSD写入FIFO使用OSD源提供的行有效信号来控制OSD数据写入DDR2的相对地址，从而进行以行为单位来修改OSD内容，同时将OSD数据拼凑成每4个点或者8个点作为一组数据的方法进行存储以节约读取速度及存储空间。\n[0008] 上述精简的AXI总线控制协议为：剔除其中复杂的握手信号，在写入操作中保留AWVALID、AWREADY、WVALID、WREADY、BVALID和BREADY，在读取操作中保留ARVALID、ARREADY、RVALID和RREADY；对于精简掉的信号设置为常量。\n[0009] 进一步，以上对于OSD的缩放采用双线性插值算法，在此操作过程中将OSD的逐点透明度与OSD数据一并进行缩放处理，使缩放过后的OSD数据具有相对于缩放前合理的逐点透明度权值。\n[0010] 进一步，上述OSD数据与视频叠加的具体方法为：设视频信号用vid_in表示，OSD信号用osd_in，逐点透明度用alpha_P（0～255）表示，全局透明度用ALPHA_G（0～255）表示，中间混合结果为mix_mid，最终混合后的信号为mix_out，则表示为：\n[0011] \n[0012] \n[0013] 本发明还提出一种实现上述方法的装置：通过采用Verilog-HDL硬件描述语言实现，从而映射成为实体电路得到本装置，具体包括内部MCU、外部CPU、外部OSD数据流通道、OSD写入模块、AXI总线控制器、DDR2数据存储器、OSD读出模块、OSD缩放模块和OSD视频叠加模块；当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，首先经过OSD数据通道选择MUX来根据需要选择不同通道的OSD数据，再将OSD数据送入OSD写入模块，通过AXI总线控制模块写入DDR2数据存储器；当需要将OSD数据进行显示时，OSD读出模块通过AXI总线控制器从DDR2数据存储器中将OSD数据读取出来，送入OSD缩放模块进行缩放处理，处理后再将数据送给OSD视频叠加模块进行OSD数据与视频的叠加，最后进行输出。\n[0014] 上述OSD写入模块采用FIFO及高速缓存的方式进行跨时钟域的处理，OSD数据首先存入FIFO，使用计数器将数据组合成每4个一组以适应DDR2存贮器的位宽。\n[0015] 以上OSD存储地址使用计数器来产生，清零信号与OSD数据源的场有效信号相连，高位的进位信号与OSD数据源的行有效信号相连。\n[0016] 本发明具有以下有益效果：\n[0017] 1）本发明通过使用AXI总线控制器和DDR2存储器实现OSD图像与视频共享显存，在实际应用中无需外部挂载外部OSD存储器，从而减小了显示设备的体积并节约了成本；\n[0018] 2）本发明可实现对OSD图像特定位置以行为单位进行修改，使得该设备更具灵活性；\n[0019] 3）本发明针对不同尺寸的显示设备和OSD源，增加了一个双线性缩放模块，同时可实现水平方向和垂直方向单独缩放，使得本发明兼容性更强；\n[0020] 4）本发明增加了一路逐点透明度通道以及一个全局透明度，通过对2个透明度的控制可方便实现三维立体效果。\n附图说明\n[0021] 图1为本发明的OSD数据流向示意图；\n[0022] 图2为本发明精简的AXI总线协议的读、写通道以及握手信号依赖示意图；\n[0023] 图3为AXI总线控制器其内部结构及连接示意图；\n[0024] 图4为表示的为AXI总线内部写FIFO的状态机的状态转移图；\n[0025] 图5为表示的为AXI总线内部读FIFO的状态机的状态转移图；\n[0026] 图6为AXI总线仲裁模块的状态转移图；\n[0027] 图7为双线性缩放模块原理示意图。\n具体实施方式\n[0028] 下面结合附图对本发明做进一步详细描述：\n[0029] 图1是本发明的OSD数据流向，现以该图为依据，就发明中的原理及实现方法做详细介绍：\n[0030] 当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，根据需要OSD的输入源，利用OSD写FIFO将OSD源与DDR2控制器的两个时钟域分割，通过精简的AXI总线协议将OSD数据存入DDR2，其中，AXI总线包括AXI写、读FIFO、AXI总线仲裁模块。当需要显示OSD图像时，利用OSD读出FIFO将OSD数据由DDR2读取出来进行双线性缩放，经过缩放处理之后的OSD数据采用带有双透明度的叠加方式与视频进行叠加并输出。OSD写入FIFO使用OSD源提供的行有效信号来控制OSD数据写入DDR2的相对地址，从而进行以行为单位来修改OSD内容，同时将OSD数据拼凑成每4个点或者8个点作为一组数据的方法进行存储以节约读取速度及存储空间。对于OSD的缩放采用双线性插值算法，在此操作过程中将OSD的逐点透明度与OSD数据一并进行缩放处理，使缩放过后的OSD数据具有相对于缩放前合理的逐点透明度权值。\n[0031] 图2为本发明精简的AXI总线协议的读、写通道以及握手信号依赖示意图，所述精简的AXI总线控制协议为：剔除其中复杂的握手信号，在写入操作中保留AWVALID、AWREADY、WVALID、WREADY、BVALID和BREADY，在读取操作中保留ARVALID、ARREADY、RVALID和RREADY；对于精简掉的信号设置为常量。图中a1、b1为AXI总线读、写通道的示意图，AXI总线的五个独立的通道都包含一组标记信息的信号，并使用双向的VALID和READY信号实现握手机制。这种双向的流控制机制可使得主设备和从设备都可以控制数据和控制信息的传输速率。源设备产生VALID信号标志数据和控制信息有效。目的设备产生READY信号标志可以接收数据和控制信息，只有当VALID和READY同时为高时，传输进行。\n[0032] 写数据通道：在一个写burst交易中，主设备只有当发送合法地址的时候将WVALID信号置为有效，并且必须保持有效直到从设备接收了写数据并且返回WREADY信号。\n只有从设备总能在一个周期内接收写数据，WREADY的默认值可以设置为高。主设备必须发送WLAST信号标志一次写burst交易中最后一拍数据传输。当WVALID为低时，WSTRB[3:0]信号可以为任何值，但推荐这个信号置为低或保持原值。\n[0033] 写地址通道：当写响应有效时，从设备将BVALID信号置为有效，并且保持有效直到主设备接收响应并且返回BREADY信号。只有主设备总能在一个周期内接收写响应，BREADY的默认值可以设置为高。\n[0034] 读地址通道：主设备只有当它发送合法的地址和控制信息的情况下将ARVALID信号置为有效，并且必须保持有效直到从设备接收了地址和控制信息并且返回ARREADY信号。ARREADY的默认值可以为高，也可以为低。推荐设置为高，尽管这样从设备必须能在任何合法地址发来的时候予以接收。ARREADY的默认值可以为低，但不推荐，因为这样传输至少花费两个周期，一个置高ARVALID，一个置高ARREADY。\n[0035] 读数据通道：在一次读交易中，只有当从设备数据有效时，从设备将RVALID信号置为有效，并且一直保持有效直到主设备接收数据并且返回RREADY信号。即使一个从设备只有一个读数据，它也必须响应对此数据的访问，将RVALID信号置为有效。主设备使用RREADY信号标志可以接收数据。RREADY的默认值可以设置为高，但是只有在主设备无论何时进行读交易时都可以立即接收数据的情况下。从设备必须发送RLAST信号标志一次读burst交易中最后一拍数据的传输。\n[0036] 图2中a2、b2为读、写交易中的握手信号之间的依赖图（一个箭头表示箭头两端的信号先后没有规定。双箭头表示箭头指向的信号只能在箭头前的信号之后）。\n[0037] 在任何交易中：\n[0038] 一个AXI模块的VALID信号不能依赖于另一个模块的READY信号；\n[0039] READY信号可以等VALID信号可以在发送VALID信号之后发送READY，也可以在发送VALID信号之前将READY信号置为默认值，这样做可以得到更高效的设计。\n[0040] 图2中的a1为一次读交易中：\n[0041] 从设备可以在ARVALID之后发送ARREADY；\n[0042] 从设备在置RVALID信号有效返回读数据之前必须等待ARVALID和ARREADY信号有效之后。\n[0043] 图2中的b2为一次写交易：\n[0044] 主设备发送AWVALID和WVALID信号前不等从设备发送AWREADY和WREADY；\n[0045] 从设备可以在发送AWREADY信号之前等AWVALID或者WVALID，或两者一起；\n[0046] 从设备可以在发送WREADY信号之前等AWVALID或者WVALID，或两者一起；\n[0047] 从设备发送BVALID之前必须等待WVALID和WREADY信号之后。\n[0048] 图3所示为经过精简的AXI总线控制器其内部结构，其中包括写数据FIFO、读数据FIFO、AXI总线仲裁模块，其连接关系如图。图3中只画出了2组（视频、OSD）通路，省略号表示与视频及OSD相同的通路，AXI协议最多可支持5组通路。根据AXI总线中地址发送通道和数据发送通道分离的特点，在AXI总线控制器中，本发明分别使用控制FIFO和数据FIFO作为缓存，这样使得Master（Slave）端可以无序发送（接收），因为OSD的数据及控制信号会先缓存进FIFO以等待AXI总线空闲时再来处理OSD的读写通路。\n[0049] 图4所表示的为AXI总线控制器内部写FIFO的状态机的状态转移图。当OSD数据流入写缓存FIFO时，先将OSD数据（ALPHA：R：G：B）进行8:8:8:8格式或1:5:5:5格式的压缩（通过寄存器控制压缩方式），根据OSD数据的有效信号产生OSD数据的有效标志位（osd_sign[1:0]），一幅完整的OSD图像我们规定其第一个有效数据标志位为1，中间的有效数据为2，最后一个有效数据为3。在OSD写缓存FIFO中使用状态机来控制FIFO的工作状态，状态转移如图4。设FIFO初始状态为INIT_START，当osd写FIFO不为空,同时osd有效数据开始时，状态机跳转至准备状态（PREPARE）；当FIFO状态超过设定的写入高请求阈值时，状态机跳转至写状态（AW），否则当FIFO状态小于设定的写入低请求阈值时，状态机返回PREPARE状态；当检测到OSD数据的结束标志位时，状态机跳转到LAST状态；当把最后一个OSD有效数据也写入DDR2时，状态机跳转到结束状态（END），同时判断是否有新的OSD数据写入，当有新数据写入时，继续重复图4状态转移图。\n[0050] 在AXI总线内部写FIFO需要产生两个请求信号（osdi_req、osdi_wreq）以供AXI总线仲裁模块进行仲裁：\n[0051] 1）OSD写FIFO请求信号（osdi_req）：状态机当前状态为AW，即当输入OSD写FIFO的数据大于设定的高请求阈值时，且FIFO非空时产生osdi_req请求信号。\n[0052] 2）OSD写FIFO写请求信号（osdi_wreq）：当FIFO的地址计数器与数据计数器不相等即输入FIFO的数据还没有完全通过AXI总线写入DDR2中（addr_cnt≠data_cnt），同时FIFO非空时产生osdi_wreq请求信号。\n[0053] 在图4 OSD写FIFO过程中，产生写入DDR2的地址，为了能够使得OSD图像方便的修改，采用了存储地址与实际OSD图像类似的存储方式，即32位DDR2地址= 行计数器_场计数器_点计数器的方式，这样，当需要修改OSD某些位置时，只需要发送相应的行头使行计数器指向所需要修改的行即可。\n[0054] 图5所表示的为AXI总线内部读FIFO的状态机的状态转移图。FIFO初始状态为INIT，当OSD缩放模块需要读取OSD数据，产生osdo_start信号，状态机跳转至开始状态（START）；当有OSD数据从DDR2中读出此时FIFO状态不为空，状态跳转至PREPARE，表明开始为后续的OSD缩放模块准备数据；当FIFO状态小于设定的读出低请求阈值时，状态机跳转至写状态（AR）；否则当FIFO状态超过设定的读出高请求阈值时，状态机返回PREPARE状态；当AXI总线响应OSD读FIFO请求返回osdo_rsp响应信号且OSD读出FIFO请求同时为高时，状态机跳转至LAST状态，表明AXI总线已处理完FIFO的请求；当OSD读出FIFO之后的OSD缩放模块将FIFO的数据全部取出后（addr_cnt=data_cnt），状态跳转到END结束状态，在END状态判断FIFO中是否还有数据，如果数据未完全取出，状态跳转至START继续上述操作；当OSD行计数器计数至与输入的OSD图像行数一致时，表明一幅完整的OSD图像已完全通过AXI总线从DDR2中读出，此时状态返回INIT初始状态。\n[0055] 在AXI总线内部读FIFO也需要产生1个请求信号（osdo_req）以供AXI总线仲裁模块进行仲裁：\n[0056] OSD读FIFO请求信号（osdo_req）：状态机当前状态为AR，即当写入OSD读FIFO的数据小于设定的读请求低阈值，表明从DDR2中读出的OSD数据不足，且读FIFO不满时产生osdo_req请求信号。\n[0057] 图6所示为AXI总线仲裁模块的状态转移图，与图3类似地只画出了OSD读、写2组通路，其中省略号表示与L1和L2相同的通路。L1表示OSD数据写入通路，L2表示OSD数据读出通路，总线仲裁模块采用乒乓操作的方法，依次询问各个通路的请求信号，同时将请求信号与提前设定的优先级阈值进行比较，判断出当前状态下各通路优先级最高的那个请求信号优先响应，当该通路请求处理完成后继续查询下一个数据端口的请求信号，依次类推。\n[0058] 在OSD读FIFO最后将OSD数据输出时，需要将OSD数据以及ALPHA通道按ALPHA:R:G:B（8:8:8:8）的格式进行输出，如果输入端已经将数据压缩，则在输出时需要将低位补0以满足输出格式。\n[0059] 图7为双线性缩放模块原理示意图：图中黑色点位原始图像的像素点，白色点位缩放后的插值点，计算插值点的像素值可由其周围2×2邻域内四点的像素值按与插值点水平及垂直距离大小作为权值进行线性运算而得。欲求图中阴影部分的A点像素，可分步操作为：\n[0060] （1）先计算B、C点像素值：\n[0061] \n[0062] \n[0063] 公式中P1、P2、P3、P4分别对应于阴影中的原始点的像素值，PB、PC分别表示水平缩放计算中的插值点像素值，Lx1、Lx2表示水平插值点距前后两个原始点的距离。\n[0064] （2）再计算A点像素值：\n[0065] \n[0066] 公式中PA表示最终缩放后的插值点像素，Ly1、Ly2表示垂直插值点距上下两个原始点的距离。\n[0067] 亦即在水平及垂直方向上分别作一维线性插值。\n[0068] 发明中的OSD缩放模块所用的行场有效及同步信号是通过对视频行场信号的计数来重新生成OSD图像的行场信号，只需设定需要显示OSD图像的位置坐标即可。当计数器计数到先前设置的坐标范围内时scaler产生请求信号（osdo_req）送给总线仲裁模块，当仲裁模块响应请求后从DDR2存储器中读出OSD数据送给scaler缩放模块进行处理，这样即实现了将OSD图像叠加于视频图像的任意位置进行显示。\n[0069] 为了达到更好的OSD显示效果，本发明采用了逐点ALPHA通道和全局ALPHA寄存器共同控制来实现OSD图层的透明效果。alpha混合作为一种结构简单、效果明显的方法广泛应用于游戏开发、图形图像处理等众多领域。alpha混合是像素融合算法之一，就是按照alpha混合向量的值来混合源像素和目标像素，具体地说，就是将源像素和目标像素加权相加地混合两个图像（源图像和目标图像）。源像素的权值为alpha，目标像素的权值是（1-alpha）。OSD系统利用alpha混合将OSD数据与视频数据在RGB空间叠加。设视频信号用vid_in表示，OSD信号用osd_in表示，逐点透明度用alpha_P（0～255）表示，全局透明度用ALPHA_G（0～255）表示，中间混合结果为mix_mid，最终混合后的信号为mix_out，则可表示为：\n[0070] \n[0071] \n[0072] 根据上面两个公式可以轻易达到视频及OSD图像按照不同比例进行叠加，从而达到最终想要的显示效果。\n[0073] 以上通过使用AXI总线使得OSD可共享视频显存无需另外挂载外部OSD存储器，同时加入OSD读写FIFO并利用总线仲裁模块使其可支持三种OSD写入方式并大大提高了AXI的总线利用率，为OSD引入缩放模块以适应不同分辨率的OSD图像及显示终端，同时改进ALPHA算法使OSD有了更好的显示效果，丰富了用户的体验。\n[0074] 基于以上方法，本发明还提出一种实现该方法的装置：通过采用Verilog-HDL硬件描述语言实现，从而映射成为实体电路得到本装置，具体包括内部MCU、外部CPU、外部OSD数据流通道、OSD写入模块、AXI总线控制器、DDR2数据存储器、OSD读出模块、OSD缩放模块和OSD视频叠加模块；当OSD数据经过内部MCU、外部CPU、外部OSD数据流通道输入时，首先经过OSD数据通道选择MUX来根据需要选择不同通道的OSD数据，再将OSD数据送入OSD写入模块，通过AXI总线控制模块写入DDR2数据存储器；当需要将OSD数据进行显示时，OSD读出模块通过AXI总线控制器从DDR2数据存储器中将OSD数据读取出来，送入OSD缩放模块进行缩放处理，处理后再将数据送给OSD视频叠加模块进行OSD数据与视频的叠加，最后进行输出。所述OSD写入模块采用FIFO及高速缓存的方式进行跨时钟域的处理，OSD数据首先存入FIFO，使用计数器将数据组合成每4个一组以适应DDR2存贮器的位宽。OSD存储地址使用计数器来产生，清零信号与OSD数据源的场有效信号相连，高位的进位信号与OSD数据源的行有效信号相连。