一种纠正码中规律交错器低延迟平行化架构位址绕线机制

发明专利无效专利

申请号：
CN201811253539.2
IPC分类号：G06F11/10
申请日期：
2018-10-25
申请人：
江苏华存电子科技有限公司

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专利名称	一种纠正码中规律交错器低延迟平行化架构位址绕线机制
申请号	CN201811253539.2	申请日期	2018-10-25
法律状态	撤回	申报国家	中国
公开/公告日	2019-03-01	公开/公告号	CN109408276A
优先权	暂无	优先权号	暂无
主分类号	G06F11/10 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F11/00 错误检测；错误校正；监控（在基于记录载体和传感器之间的相对运动而实现的信息存储中的错误检测、校正或监控所用的方法或装置入 G11B 20/18；监控，即，监控记录或重现的进程入G11B 27/36；静态存储中所用的方法或装置入G11C29/00）〔1，4，2006.01〕 G06F11/07 响应错误的产生，例如，容错〔7〕 G06F11/08 用数据表示中的冗余码作错误检测或校正，例如，应用校验码 G06F11/10 对编码信息添加特定的码或符号，例如，奇偶校验、除9或除11校验	IPC分类号	G;0;6;F;1;1;/;1;0查看分类表>
申请人	江苏华存电子科技有限公司	申请人地址	江苏省南通市高新区江海智汇园C4楼变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	江苏华存电子科技有限公司	当前权利人	江苏华存电子科技有限公司
发明人	郭书玮;李庭育;陈育鸣;魏智汎
代理机构	暂无	代理人	暂无

摘要

本发明公开了一种纠正码中规律交错器低延迟平行化架构位址绕线机制，包括以下步骤：A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；B、在平行化架构上加上折叠记忆体位址；C、对折叠记忆体位址选择器排序区分；D、根据位址产生器所产出的交错位址,将资料排序，根据解码处理器的数量与进入的资料量,推导出相对应的初始位址,在平行加上折叠记忆体位址,再同时经过选择器排序区分，其延迟时间固定在三个循环周期,不随解码处理器增加而提升延迟时间，本发明利用平行化加法器与选择器架构,提供了一种固定延迟平行架构交错绕线机制,避免了平行化架构带来的延迟时间。

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