基于FPGA的可编程并口时序测试电路

发明专利有效专利

申请号：
CN201310684623.0
IPC分类号：G06F11/26
申请日期：
2013-12-13
申请人：
上海华虹集成电路有限责任公司

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著录项信息

专利名称	基于FPGA的可编程并口时序测试电路
申请号	CN201310684623.0	申请日期	2013-12-13
法律状态	授权	申报国家	中国
公开/公告日	2015-06-17	公开/公告号	CN104714871A
优先权	暂无	优先权号	暂无
主分类号	G06F11/26 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F11/00 错误检测；错误校正；监控（在基于记录载体和传感器之间的相对运动而实现的信息存储中的错误检测、校正或监控所用的方法或装置入 G11B 20/18；监控，即，监控记录或重现的进程入G11B 27/36；静态存储中所用的方法或装置入G11C29/00）〔1，4，2006.01〕 G06F11/22 在准备运算或者在空闲时间期间内，通过测试作故障硬件的检测或定位〔3，2006.01〕 G06F11/26 功能检验〔3〕	IPC分类号	G;0;6;F;1;1;/;2;6查看分类表>
申请人	上海华虹集成电路有限责任公司	申请人地址	上海市浦东新区碧波路572弄39号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	上海华虹集成电路有限责任公司	当前权利人	上海华虹集成电路有限责任公司
发明人	王永流;叶宏伟
代理机构	上海浦一知识产权代理有限公司	代理人	戴广志

摘要

本发明公开了一种基于FPGA的可编程并口时序测试电路，包括：一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；一寄存器阵列模块，用于存储要产生的各个时序参数值以及MCU的读写命令字；一读写共用并口时序逻辑产生模块，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；一读写分离并口时序逻辑产生模块，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序。本发明可以实现对待测试芯片的不同时序情况的拉偏测试。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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